Find N3入網(wǎng)：最高支持16+1TB
OPPO將于近期登場(chǎng)的Find N3折疊屏目前已經(jīng)正式入網(wǎng)，型號(hào)為PHN110。本次Find N3在外觀方面相比前兩代有很大的變化，不再是小號(hào)的橫向折疊屏，而是跟別的廠商一樣采用了較為常見(jiàn)的
摩爾定律是指集成電路上的晶體管數(shù)量大約每?jī)赡暝黾右槐叮@一定律對(duì)于計(jì)算技術(shù)的進(jìn)步至關(guān)重要。 幾十年來(lái)，晶圓廠通過(guò)制造越來(lái)越小的晶體管，成功地實(shí)現(xiàn)了數(shù)字能力和晶體管密度的指數(shù)級(jí)增長(zhǎng)，但我們已經(jīng)達(dá)到了這些工藝的物理極限。 如今，新的工藝技術(shù)和先進(jìn)的封裝解決方案（例如Chiplet）使業(yè)界能夠繼續(xù)摩爾定律的處理能力和數(shù)字?jǐn)U展。 早在 1965 年，戈登·摩爾 (Gordon Moore) 就指出：“用單獨(dú)封裝和互連的較小功能構(gòu)建大型系統(tǒng)可能更經(jīng)濟(jì)。”
盡管近年來(lái)小芯片變得越來(lái)越普遍，但它們?cè)谠O(shè)計(jì)、制造、封裝和測(cè)試方面面臨著許多挑戰(zhàn)。 因此，必須優(yōu)化設(shè)計(jì)-制造-測(cè)試循環(huán)，以繼續(xù)降低缺陷逃逸率和測(cè)試成本，同時(shí)實(shí)現(xiàn)所需的良率目標(biāo)和質(zhì)量水平。
優(yōu)化總質(zhì)量成本至關(guān)重要
在處理更復(fù)雜的測(cè)試過(guò)程（例如已知良好芯片測(cè)試、最終測(cè)試和系統(tǒng)級(jí)測(cè)試）時(shí)，優(yōu)化總體質(zhì)量成本的策略至關(guān)重要。 需要考慮的要點(diǎn)包括：
在設(shè)計(jì)過(guò)程的早期階段，設(shè)計(jì)人員和測(cè)試工程師需要使用通用工具協(xié)作進(jìn)行芯片驗(yàn)證和故障調(diào)試
將一些測(cè)試移至整個(gè)流程的早期可減少 KGD 集成之前的缺陷
通過(guò)將一些測(cè)試推遲到制造過(guò)程的后期來(lái)降低成本
隨著制造流程的成熟和穩(wěn)定，在大批量制造之前和期間應(yīng)用分析來(lái)調(diào)整測(cè)試流程將優(yōu)化總體質(zhì)量成本
缺陷逃逸導(dǎo)致過(guò)高的報(bào)廢成本
與傳統(tǒng)的單片器件相比，Chiplet 的設(shè)計(jì)和制造工藝有顯著不同。 與制造傳統(tǒng)單片半導(dǎo)體器件相關(guān)的報(bào)廢成本基本上是線性的，包括單芯片成本、封裝和組裝成本。
2.5D/3D 設(shè)計(jì)的制造工藝在廢品成本累積方面存在顯著差異。 具體而言，由于多個(gè)芯片、多芯片部分組裝和/或完整 2.5D/3D 封裝的報(bào)廢成本，這些成本從制造到封裝呈幾何級(jí)數(shù)增加。
左移還是右移？
雖然 2.5D/3D 封裝是下一代摩爾定律的推動(dòng)者，但這種方法需要在制造過(guò)程的早期降低缺陷逃逸率，以降低廢品成本，從而提高經(jīng)濟(jì)效益。 在測(cè)試過(guò)程中左移或右移測(cè)試是實(shí)現(xiàn)這些目標(biāo)并最大限度降低 2.5D/3D 組件總體制造成本的策略。 左移是能夠在制造過(guò)程的早期（例如，在晶圓檢查和部分封裝期間）增加測(cè)試覆蓋范圍，以最大限度地提高 KGD，同時(shí)降低未來(lái)的封裝成本。還可以在流程中添加額外的測(cè)試來(lái)識(shí)別新的故障類型或模式。
然而，需要權(quán)衡左移的好處。 例如，在制造過(guò)程的早期增加測(cè)試強(qiáng)度可以對(duì)已知良好的設(shè)備產(chǎn)生積極影響，但它也可能導(dǎo)致測(cè)試成本的增加，即使在考慮了由此產(chǎn)生的報(bào)廢成本的減少之后，優(yōu)化也無(wú)法充分抵消這種增加。
右移意味著在制造過(guò)程后期增加測(cè)試覆蓋率，擴(kuò)大檢測(cè)缺陷的能力，并保持質(zhì)量水平，目標(biāo)是通過(guò)更高的并行性測(cè)試降低成本。
通常，在晶圓或任務(wù)模式測(cè)試上具有較高良率的測(cè)試項(xiàng)目，或者需要較長(zhǎng)掃描測(cè)試時(shí)間的高良率測(cè)試是右移的理想候選者。 這些測(cè)試可以轉(zhuǎn)移到最終或系統(tǒng)級(jí)測(cè)試，或者在兩者之間靈活管理。 例如，通過(guò)系統(tǒng)級(jí)測(cè)試實(shí)現(xiàn)的高水平并行性兌現(xiàn)了只有通過(guò)多站點(diǎn)測(cè)試才能實(shí)現(xiàn)的經(jīng)濟(jì)改進(jìn)的承諾，進(jìn)一步降低了成本，同時(shí)實(shí)現(xiàn)了質(zhì)量目標(biāo)。
將測(cè)試向左或向右移動(dòng)的目標(biāo)是在整個(gè)制造過(guò)程中實(shí)現(xiàn)質(zhì)量和產(chǎn)量的最佳組合，最終優(yōu)化總體質(zhì)量成本。 具體策略包括：
通過(guò)降低晶圓探測(cè)過(guò)程中的缺陷逃逸率，最大限度地降低廢料成本
以最高效的方式實(shí)現(xiàn)量產(chǎn)測(cè)試，降低測(cè)試成本
通過(guò)分析實(shí)現(xiàn)整個(gè)制造流程的閉環(huán)改進(jìn)，提高良率
泰瑞達(dá)的 FLEX 測(cè)試解決方案可以通過(guò)靈活測(cè)試解決方案實(shí)現(xiàn)高質(zhì)量低成本。目前正在同業(yè)界強(qiáng)大行業(yè)合作伙伴關(guān)系、晶圓廠/封裝和數(shù)據(jù)分析確保此過(guò)程無(wú)縫進(jìn)行。
數(shù)據(jù)分析推動(dòng)決策改進(jìn)
面對(duì)左移或右移的選擇，優(yōu)化測(cè)試策略是一個(gè)動(dòng)態(tài)且持續(xù)的過(guò)程，其中分析可以在為這些決策提供信息方面發(fā)揮關(guān)鍵作用。 泰瑞達(dá)的阿基米德分析解決方案可以幫助提供有價(jià)值的數(shù)據(jù)，以便在整個(gè)芯片制造過(guò)程中調(diào)整測(cè)試策略。
泰瑞達(dá)阿基米德分析解決方案將數(shù)據(jù)分析、人工智能和機(jī)器學(xué)習(xí)等技術(shù)集成到您的測(cè)試解決方案中，實(shí)現(xiàn)安全的實(shí)時(shí)數(shù)據(jù)流，對(duì)測(cè)試時(shí)間的影響幾乎為零，從而提高產(chǎn)量、質(zhì)量并減少停機(jī)時(shí)間。
阿基米德是一個(gè)開(kāi)放的開(kāi)發(fā)環(huán)境，支持開(kāi)箱即用和定制解決方案，以確保能夠?yàn)?2.5D/3D 封裝設(shè)備實(shí)現(xiàn)富有洞察力的學(xué)習(xí)。并且公司與一流的分析提供商緊密集成，從而實(shí)現(xiàn)更宏大的目標(biāo)方案。確保您可以選擇能夠幫助您實(shí)現(xiàn)高級(jí)設(shè)備目標(biāo)的解決方案。
彌合從設(shè)計(jì)到測(cè)試的差距
對(duì)于Chiplet，減少缺陷逃逸并不是唯一的問(wèn)題，還必須考慮良率。 為了提高產(chǎn)量，縮小從設(shè)計(jì)到測(cè)試的差距是提高工程效率的關(guān)鍵。 新的工作流程需要設(shè)計(jì)、制造和測(cè)試工程團(tuán)隊(duì)無(wú)縫協(xié)作，以加速設(shè)備開(kāi)發(fā)并產(chǎn)生機(jī)器學(xué)習(xí)成果。 這不僅需要在 ATE 和 SLT 測(cè)試系統(tǒng)上啟用 EDA 和 JTAG 工具，而且擁有一組通用的庫(kù)和調(diào)試工具也很有用，這些庫(kù)和調(diào)試工具允許設(shè)計(jì)和 DFT 工程師無(wú)縫協(xié)作、共享關(guān)鍵見(jiàn)解、加速芯片開(kāi)發(fā)，并減少學(xué)習(xí)曲線。
泰瑞達(dá)的 PortBridge 是一款通用工具集，可彌合設(shè)計(jì)和測(cè)試之間的差距，可以部署在制造過(guò)程的任何階段，以識(shí)別、實(shí)施和驗(yàn)證提高產(chǎn)量的機(jī)會(huì)，包括：
系統(tǒng)級(jí)測(cè)試中的調(diào)試故障
了解最終測(cè)試插入中的錯(cuò)誤
增強(qiáng)晶圓檢查期間的測(cè)試覆蓋率，以減少缺陷逃逸
揭示生產(chǎn)流程中的低效率，以提高器件質(zhì)量、減少缺陷并提高產(chǎn)量
PortBridge 與泰瑞達(dá)的 UltraFLEXplus 和 UltraFLEX 測(cè)試儀配合使用，并提供：
當(dāng)前使用的通用協(xié)議設(shè)備和未來(lái)所需的協(xié)議庫(kù)。 一直到生產(chǎn)都可用。
遠(yuǎn)程連接，內(nèi)置支持將 EDA 工具和自定義工作臺(tái)環(huán)境遠(yuǎn)程連接到 ATE。 讓合適的人使用他們熟悉的工具和環(huán)境來(lái)研究問(wèn)題。
設(shè)計(jì)文件支持，允許使用標(biāo)準(zhǔn)設(shè)計(jì)格式（如 SVF 或自定義格式），以消除浪費(fèi)時(shí)間和丟失有價(jià)值信息的轉(zhuǎn)換步驟
主機(jī)調(diào)試工具提供開(kāi)箱即用的特定于協(xié)議的工具，以公開(kāi)開(kāi)發(fā)和調(diào)試測(cè)試程序時(shí)所需的確切細(xì)節(jié)
生產(chǎn)支持，從調(diào)試到生產(chǎn)都可以使用相同的協(xié)議庫(kù)，以幫助關(guān)聯(lián)、減少總體工作量并提供具有最佳測(cè)試時(shí)間的故障分析。
借助 PortBridge，通過(guò)平臺(tái)和軟件優(yōu)化的解決方案，調(diào)試時(shí)間從幾個(gè)月縮短到幾天。
雖然 2.5D/3D 封裝技術(shù)提供了延續(xù)下一代摩爾定律的途徑，但快速識(shí)別缺陷和快速實(shí)施優(yōu)化是經(jīng)濟(jì)高效、批量制造的關(guān)鍵。 一種易于理解的測(cè)試過(guò)程，可以向左或向右移動(dòng)測(cè)試以降低缺陷逃逸率，從而降低制造過(guò)程中的廢品成本，這是最大限度降低這些組件的總體制造成本的一種策略。 這種靈活性，加上設(shè)計(jì)和測(cè)試工程領(lǐng)域的功能集成，將有助于快速識(shí)別、調(diào)試和消除故障，同時(shí)實(shí)現(xiàn)最佳質(zhì)量成本。 雖然每個(gè)利益相關(guān)者都必須盡自己的一份力量來(lái)提高效率，但所有主要利益相關(guān)者乃至整個(gè)行業(yè)之間的協(xié)作是成功實(shí)現(xiàn)最大運(yùn)營(yíng)效率的關(guān)鍵。
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